Thử thách làm chip phải đối mặt với luật của con điếm

Cứ sau vài năm lại có những câu chuyện về định luật Moore - khái niệm rằng số lượng bóng bán dẫn trong một khu vực nhất định tăng gấp đôi cứ sau hai năm hoặc hơn - đang chết dần. Những câu chuyện như vậy đã tồn tại trong nhiều thập kỷ, nhưng chúng ta vẫn tiếp tục thấy các chip mới với nhiều bóng bán dẫn hơn cứ sau vài năm, khá nhiều trong lịch trình.

Chẳng hạn, vào tháng 2, Intel đã giới thiệu một chip bóng bán dẫn trị giá 4, 3 tỷ được gọi là Xeon E7v2 hoặc Ivytown trên một khuôn mẫu 541 milimet sử dụng quy trình 22nm của nó. Một thập kỷ trước, Xeon cao cấp của Intel, được biết đến với cái tên Gallatin, là một con chip 130nm với 82 triệu bóng bán dẫn trên một cái chết có kích thước 555 mét vuông. Điều đó không hoàn toàn theo kịp với việc tăng gấp đôi cứ sau hai năm, nhưng nó đã kết thúc.

Tất nhiên, điều đó không có nghĩa là nó sẽ tiếp tục hoạt động mãi mãi, và thực tế, sản xuất chip đang trải qua một số thay đổi lớn ảnh hưởng đến cả việc sản xuất và thiết kế chip, và tất cả những điều này sẽ có tác động lâu dài đến người dùng.

Rõ ràng nhất, từ lâu đã rõ ràng rằng tốc độ đồng hồ không trở nên nhanh hơn. Rốt cuộc, Intel đã giới thiệu chip Pentium vào năm 2004 chạy ở tốc độ 3, 6 GHz; ngày nay, Core i7 cao cấp nhất của công ty chạy ở tốc độ 3, 5 GHz với tốc độ turbo tối đa 3, 9 GHz. (Tất nhiên, có một số người ép xung, nhưng đó luôn là trường hợp.)

Thay vào đó, các nhà thiết kế đã phản ứng bằng cách thêm nhiều lõi vào chip và bằng cách tăng hiệu quả của từng lõi riêng lẻ. Ngày nay, ngay cả chip cấp thấp nhất bạn có thể nhận được cho máy tính để bàn hoặc máy tính xách tay là chip lõi kép và các phiên bản lõi tứ là phổ biến. Ngay cả trong điện thoại, chúng ta hiện đang thấy rất nhiều bộ phận lõi tứ và thậm chí là lõi tám.

Điều đó thật tuyệt vời khi chạy nhiều ứng dụng cùng một lúc (đa tác vụ) hoặc cho các ứng dụng thực sự có thể tận dụng nhiều lõi và luồng, nhưng hầu hết các ứng dụng vẫn không làm được điều đó. Các nhà phát triển - đặc biệt là những người tạo ra các công cụ dành cho nhà phát triển - đã dành nhiều thời gian để làm cho ứng dụng của họ hoạt động tốt hơn với nhiều lõi, nhưng vẫn còn rất nhiều ứng dụng phụ thuộc chủ yếu vào hiệu năng đơn luồng.

Ngoài ra, các nhà phát triển bộ xử lý đang đặt nhiều lõi đồ họa và các lõi chuyên dụng khác (như mã hóa hoặc giải mã video, hoặc mã hóa hoặc giải mã dữ liệu) trong bộ xử lý ứng dụng, trong đó phần lớn ngành công nghiệp đã gọi là xử lý không đồng nhất. AMD, Qualcomm và MediaTek đều đang thúc đẩy khái niệm này, điều này rất có ý nghĩa đối với một số thứ. Nó chắc chắn giúp tích hợp - làm cho các chip nhỏ hơn và ít ngốn điện hơn; và dường như có ý nghĩa hoàn hảo trong các bộ xử lý di động - chẳng hạn như phương pháp big.LITTLE mà ARM đã thực hiện khi kết hợp các lõi mạnh hơn nhưng ngốn nhiều năng lượng hơn với các lõi chỉ tốn một chút năng lượng. Đối với nhiều người trong chúng ta, việc có được những con chip sử dụng ít năng lượng hơn cho cùng một hiệu suất - và do đó, các thiết bị di động sử dụng pin lâu hơn là một vấn đề lớn.

Việc sử dụng một số lượng lớn các lõi - dù là lõi đồ họa hay lõi x86 chuyên dụng - chắc chắn có tác động rất lớn đến điện toán hiệu năng cao, trong đó những thứ như bo mạch Tesla của Nvidia hay Xeon Phi của Intel (Góc của Hiệp sĩ) đang có tác động rất lớn. Thật vậy, hầu hết các siêu máy tính hàng đầu hiện nay đều sử dụng một trong những cách tiếp cận này. Nhưng nó vẫn chỉ hoạt động cho một số loại sử dụng nhất định, chủ yếu cho các ứng dụng chủ yếu cho các ứng dụng sử dụng lệnh SIMD (một lệnh, nhiều dữ liệu). Đối với những thứ khác, phương pháp này không hoạt động.

Và không chỉ các chip không thể chạy nhanh hơn. Về phía sản xuất, có những trở ngại khác để đặt nhiều bóng bán dẫn hơn vào khuôn. Trong thập kỷ qua, chúng ta đã thấy tất cả các loại kỹ thuật mới để chế tạo chip, chuyển từ hỗn hợp silicon, oxy và nhôm truyền thống sang các kỹ thuật mới như "silicon căng" (nơi các kỹ sư kéo dài các nguyên tử silicon), thay thế cổng với vật liệu cổng kim loại K / cao và gần đây nhất là chuyển từ cổng phẳng truyền thống sang cổng 3 chiều được gọi là FinFET hoặc "TriGate" theo cách nói của Intel. Hai kỹ thuật đầu tiên hiện được sử dụng bởi tất cả các nhà sản xuất chip tiên tiến, với các xưởng đúc có kế hoạch giới thiệu FinFET trong năm tới hoặc lâu hơn, sau phần giới thiệu năm 2012 của Intel.

Một giải pháp thay thế được gọi là FD-SOI (chất cách điện silicon đã cạn kiệt hoàn toàn), một kỹ thuật mà ST Microelectronics nói riêng đã thúc đẩy, sử dụng một lớp cách điện mỏng giữa đế silicon và kênh để điều khiển điện tốt hơn cho các bóng bán dẫn nhỏ, trong lý thuyết cung cấp hiệu suất tốt hơn và sức mạnh thấp hơn. Nhưng cho đến nay, nó dường như không có động lực từ các nhà sản xuất lớn mà FinFE có.

Gần đây, Intel đã đạt được thành công lớn trong việc sản xuất chip, và thực sự họ đã bắt đầu vận chuyển sản xuất khối lượng bộ vi xử lý Core của mình trên quy trình 22nm của mình với công nghệ TriGate khoảng hai năm trước và có kế hoạch xuất xưởng các sản phẩm 14nm trong nửa sau của năm nay. Trong khi đó, các xưởng đúc chip lớn đang lên kế hoạch sản xuất 20nm về khối lượng vào cuối năm nay bằng cách sử dụng các bóng bán dẫn phẳng truyền thống, với các sản phẩm 14 hoặc 16nm với FinFETs dự kiến ​​cho năm tới.

Intel đã trình diễn các slide cho thấy nó vượt xa về mật độ chip, chẳng hạn như cái này từ ngày phân tích của nó:

Nhưng các xưởng đúc không đồng ý. Đây là một slide từ cuộc gọi nhà đầu tư gần đây nhất của TSMC, nói rằng nó có thể thu hẹp khoảng cách vào năm tới.

Rõ ràng, chỉ có thời gian sẽ trả lời.

Trong khi đó, việc có được kích thước khuôn nhỏ hơn khó hơn với các công cụ in thạch bản truyền thống được sử dụng để khắc các đường vào chip silicon. Kỹ thuật in khắc chìm, mà ngành công nghiệp đã sử dụng trong nhiều năm, đã đạt đến giới hạn của nó, vì vậy các nhà cung cấp hiện đang chuyển sang "gấp đôi" hoặc thậm chí nhiều hơn để có được kích thước tốt hơn. Mặc dù gần đây chúng ta đã thấy một chút tiến bộ, nhưng động thái được chờ đợi từ lâu đối với kỹ thuật in khắc cực tím (EUV), sẽ mang lại sự kiểm soát tốt hơn, vẫn còn nhiều năm nữa.

Những thứ như FinFET và nhiều bản dựng đang giúp tạo ra thế hệ chip tiếp theo, nhưng với chi phí ngày càng tăng. Thật vậy, một số nhà phân tích đang nói rằng chi phí cho mỗi bóng bán dẫn sản xuất ở mức 20nm có thể không phải là một sự cải thiện so với chi phí ở mức 28nm, bởi vì cần phải có gấp đôi. Và các cấu trúc mới như FinFE có thể cũng sẽ đắt hơn, ít nhất là vào lúc đầu.

Do đó, nhiều nhà sản xuất chip đang xem xét các phương pháp cải thiện mật độ kỳ lạ hơn nữa ngay cả khi các kỹ thuật Luật truyền thống của Moore không hoạt động.

Bộ nhớ flash NAND sử dụng công nghệ xử lý tiên tiến nhất vì vậy nó đã gặp phải các vấn đề nghiêm trọng với tỷ lệ ngang thông thường. Giải pháp là tạo các chuỗi NAND dọc. Các ô nhớ riêng lẻ sẽ không nhỏ hơn nữa, nhưng vì bạn có thể xếp chồng lên nhau rất nhiều trên một con khác trên cùng một chất nền nên bạn có mật độ lớn hơn nhiều trong cùng một dấu chân. Ví dụ, chip 3D NAND 16 lớp được sản xuất trên quy trình 40nm sẽ tương đương với chip 2D NAND thông thường được sản xuất trên quy trình 10nm (quy trình tiên tiến nhất hiện nay được sử dụng là 16nm). Samsung cho biết họ đã sản xuất V-NAND (dọc-NAND) và Toshiba và SanDisk sẽ làm theo những gì họ gọi là p-BiCS. Micron và SK Hynix cũng đang phát triển 3D NAND, nhưng dường như tập trung vào NAND 2D tiêu chuẩn trong vài năm tới.

Lưu ý rằng đây không giống như xếp chồng chip 3D. Bộ nhớ DRAM cũng đang va vào một bức tường tỉ lệ, nhưng nó có kiến ​​trúc khác nhau đòi hỏi một bóng bán dẫn và một tụ điện trong mỗi tế bào. Giải pháp ở đây là xếp chồng nhiều chip nhớ DRAM được chế tạo lên nhau, khoan lỗ thông qua các đế, sau đó kết nối chúng bằng công nghệ có tên là xuyên-silicon-vias (TSV). Kết quả cuối cùng là cùng một mật độ cao hơn trong một dấu chân nhỏ hơn nhưng đó là một quy trình đóng gói tiên tiến hơn là một quy trình chế tạo mới. Ngành công nghiệp có kế hoạch sử dụng kỹ thuật tương tự này để xếp bộ nhớ lên trên logic, không chỉ để cắt dấu chân, mà còn để cải thiện hiệu suất và giảm sức mạnh. Một giải pháp đã thu hút được nhiều sự chú ý là Hybrid Memory Cube của Micron. Cuối cùng, việc xếp chip 3D có thể được sử dụng để tạo ra các chip di động mạnh mẽ kết hợp CPU, bộ nhớ, cảm biến và các thành phần khác trong một gói, nhưng vẫn còn nhiều vấn đề cần giải quyết với việc sản xuất, thử nghiệm và vận hành những thứ được gọi là không đồng nhất này Ngăn xếp 3D.

Nhưng đó là thế hệ kỹ thuật tiếp theo mà các nhà sản xuất chip đã nói về điều đó có vẻ kỳ lạ hơn nhiều. Tại các hội nghị về chip, bạn được nghe rất nhiều về Directed Self hội (DSA), trong đó các vật liệu mới sẽ thực sự tự lắp ráp thành mô hình bóng bán dẫn cơ bản - ít nhất là cho một lớp chip. Nghe có vẻ giống như khoa học viễn tưởng, nhưng tôi biết một số nhà nghiên cứu tin rằng điều này thực sự không hề xa vời chút nào.

Trong khi đó, các nhà nghiên cứu khác đang xem xét một lớp vật liệu mới - được gọi là chất bán dẫn III-V theo phong cách sản xuất truyền thống hơn; trong khi những người khác đang xem xét các cấu trúc bán dẫn khác nhau để bổ sung hoặc thay thế FinFET, chẳng hạn như dây nano.

Một phương pháp khác để giảm chi phí là chế tạo bóng bán dẫn trên một tấm wafer lớn hơn. Ngành công nghiệp đã trải qua các quá trình chuyển đổi như vậy trước khi chuyển từ các tấm mỏng 200mm sang tấm mỏng 300mm (đường kính khoảng 12 inch) khoảng một thập kỷ trước. Bây giờ, có rất nhiều thảo luận về việc chuyển sang các tấm wafer 450mm, với hầu hết các nhà sản xuất tấm wafer lớn và các nhà cung cấp công cụ tạo ra một tập đoàn để xem xét các công nghệ cần thiết. Việc chuyển đổi như vậy sẽ làm giảm chi phí sản xuất, nhưng sẽ mang chi phí vốn cao vì nó sẽ đòi hỏi các nhà máy mới và một thế hệ công cụ sản xuất chip mới. Intel có một nhà máy ở Arizona có khả năng sản xuất 450mm, nhưng đã trì hoãn việc đặt hàng các công cụ này và nhiều nhà cung cấp công cụ cũng đang trì hoãn việc cung cấp của họ, khiến cho việc sản xuất các tấm wafer 450mm thực sự sẽ không xảy ra cho đến khi 2019 hoặc 2020 sớm nhất.

Tất cả dường như đang trở nên khó khăn hơn, và đắt tiền hơn. Nhưng đó là trường hợp sản xuất chất bán dẫn ngay từ đầu. Câu hỏi lớn luôn là liệu những cải tiến về hiệu suất và mật độ bổ sung sẽ xứng đáng với chi phí bổ sung trong sản xuất.

ISSCC: Mở rộng Luật Moore

Làm thế nào để mở rộng Luật Moore là một chủ đề chính tại hội nghị Mạch rắn quốc tế (ISSCC) tháng trước. Mark Horowitz, giáo sư và người sáng lập Rambus của Đại học Stanford, lưu ý rằng lý do chúng ta có điện toán trong mọi thứ ngày nay là vì điện toán trở nên rẻ, do luật của Moore và quy tắc của Dennard về nhân rộng. Điều này đã dẫn đến kỳ vọng rằng các thiết bị điện toán sẽ trở nên rẻ hơn, nhỏ hơn và mạnh hơn. (Stanford đã âm mưu hiệu suất của bộ xử lý theo thời gian tại cpudb.stanford.edu).

Nhưng ông lưu ý rằng tần số xung nhịp của bộ vi xử lý đã ngừng mở rộng vào khoảng năm 2005 vì mật độ năng lượng trở thành một vấn đề. Các kỹ sư đạt đến giới hạn năng lượng thực sự - bởi vì họ không thể làm cho chip trở nên nóng hơn, vì vậy bây giờ tất cả các hệ thống máy tính đều bị giới hạn năng lượng. Như ông lưu ý, quy mô năng lượng - điện áp cung cấp điện - đang thay đổi rất chậm.

Xu hướng đầu tiên của ngành để giải quyết vấn đề này là thay đổi công nghệ. "Thật không may, tôi không lạc quan rằng chúng ta sẽ tìm một công nghệ để thay thế CMOS cho điện toán", ông nói, cho cả các vấn đề kỹ thuật và kinh tế. Do đó, cách duy nhất để tăng hoạt động mỗi giây là giảm năng lượng trên mỗi hoạt động, ông nói, cho thấy đây là lý do tại sao mọi người đều có bộ xử lý đa lõi ngày nay, ngay cả trong điện thoại di động của họ. Nhưng vấn đề là bạn không thể tiếp tục thêm lõi vì bạn nhanh chóng đạt được điểm giảm lợi nhuận về năng lượng hiệu suất và khu vực chết. Các nhà thiết kế CPU đã biết về điều này trong một thời gian và đã tối ưu hóa CPU trong một thời gian dài.

Horowitz nói rằng chúng ta không nên quên về năng lượng được sử dụng bởi bộ nhớ. Trong bài trình bày của mình, ông đã cho thấy sự cố về năng lượng đối với bộ xử lý 8 lõi không xác định hiện tại, trong đó các lõi CPU sử dụng khoảng 50% năng lượng và bộ nhớ chết (bộ nhớ cache L1, L2 và L3) đã sử dụng 50% còn lại . Điều này thậm chí không bao gồm bộ nhớ hệ thống DRAM bên ngoài, có thể chiếm tới 25% tổng mức sử dụng năng lượng của hệ thống.

Nhiều người đang nói về việc sử dụng phần cứng chuyên dụng (như ASIC), có thể tốt hơn hàng ngàn lần về năng lượng trên mỗi hoạt động so với CPU có mục đích chung. Nhưng như Horowitz lưu ý, hiệu quả ở đây một phần vì nó được sử dụng cho các ứng dụng cụ thể (như xử lý modem, xử lý hình ảnh, nén video và giải nén) về cơ bản không truy cập được bộ nhớ nhiều. Đó là lý do tại sao nó giúp ích rất nhiều cho năng lượng, nó không quá quan trọng về phần cứng, đó là về việc chuyển thuật toán sang không gian hạn chế hơn nhiều.

Tin xấu là điều này có nghĩa là các ứng dụng bạn có thể xây dựng bị hạn chế. Tin vui là bạn có thể xây dựng một công cụ tổng quát hơn có thể xử lý các loại ứng dụng này với "tính địa phương cao", nghĩa là chúng không cần truy cập vào bộ nhớ. Ông gọi nó là Mô hình tính toán cục bộ cao và "các ứng dụng stprint" có thể chạy trên nó. Điều này tất nhiên đòi hỏi một mô hình lập trình mới. Stanford đã phát triển một ngôn ngữ dành riêng cho miền, một trình biên dịch có thể xây dựng các ứng dụng stprint này và chạy chúng trên các GPU và ASIC.

Cũng tại hội nghị ISSCC, Ming-Kai Tsai, Chủ tịch và Giám đốc điều hành của MediaTek, nói rằng mọi người đã hỏi từ đầu những năm 1990, Luật Moore sẽ thực sự tồn tại bao lâu. Nhưng như Gordon Moore đã nói tại ISSCC năm 2003, "Không có cấp số nhân là mãi mãi. Nhưng chúng ta có thể trì hoãn nó mãi mãi." Ngành công nghiệp đã thực hiện một công việc tuyệt vời duy trì Luật Moore ít nhiều, ông nói. Chi phí bóng bán dẫn đã tiếp tục giảm lịch sử của nó. Với chi phí 100 gram gạo (khoảng 10 xu), bạn chỉ có thể mua 100 bóng bán dẫn vào năm 1980, nhưng đến năm 2013 bạn có thể mua 5 triệu bóng bán dẫn.

Tsai cho biết các thiết bị di động đã tăng trần vì bộ xử lý không thể chạy hiệu quả ở tốc độ vượt quá 3 GHz và vì công nghệ pin không được cải thiện nhiều. MediaTek đã giải quyết vấn đề này bằng cách sử dụng CPU đa lõi và đa xử lý không đồng nhất (HMP). Ông cho biết công ty đã giới thiệu bộ xử lý HMP 8 lõi thực sự đầu tiên vào năm 2013 và đầu tuần này, họ đã công bố bộ xử lý 4 lõi sử dụng công nghệ PTP (Hiệu suất, Nhiệt và Điện) để tăng thêm hiệu năng và giảm công suất. Ông cũng nói về sự tiến bộ nhanh chóng trong kết nối. Nhiều ứng dụng di động trước đây không thể thực hiện được vì những cải tiến này trong mạng WLAN và WWAN, ông nói.

MediaTek đang nghiên cứu các công nghệ khác nhau cho "Cloud 2.0" bao gồm các giải pháp sạc không dây, "Aster" SoC cho thiết bị đeo (chỉ có kích thước 5, 4x6, 6 mm) và các hệ thống không đồng nhất như một phần của Quỹ HSA, ông nói. Cloud 2.0, theo Tsai, sẽ được đặc trưng bởi nhiều thiết bị khác, đặc biệt là các thiết bị đeo tay có nhiều radio hơn; hơn 100 radio mỗi người vào năm 2030.

Những thách thức lớn đối với Cloud 2.0 sẽ là năng lượng và băng thông, Tsai nói. Việc đầu tiên sẽ yêu cầu các giải pháp tích hợp hệ thống, phần cứng và phần mềm; công nghệ pin tốt hơn; và một số hình thức thu hoạch năng lượng. Thứ hai sẽ yêu cầu sử dụng hiệu quả hơn các phổ có sẵn, các mạng thích ứng và kết nối đáng tin cậy hơn.

Bất cứ điều gì xảy ra với việc sản xuất chip, chắc chắn sẽ dẫn đến các ứng dụng mới và các quyết định mới mà các nhà sản xuất chip, nhà thiết kế sản phẩm và cuối cùng là người dùng cuối sẽ phải đối mặt.