Điều gì tiếp theo cho chip máy chủ?

Tại hội nghị Hot Chips tuần này, các thông báo thú vị nhất là về các bộ xử lý cao cấp. Chúng được thiết kế cho các hệ thống lớn dựa trên Unix, nhưng chúng cho thấy các chip cao cấp ngày nay có thể cung cấp bao nhiêu năng lượng. Chúng không phải là loại hệ thống mà hầu hết chúng ta chạy trong giá đỡ máy chủ của công ty hoặc bạn thấy trong các trung tâm dữ liệu quy mô lớn, mà là những hệ thống chạy các ứng dụng quan trọng trong các doanh nghiệp lớn, hoặc có thể ở cấp cao hiệu suất tính toán tình huống.

Mỗi năm Hot Chips là nơi mà những con chip như vậy được giới thiệu chi tiết. Năm ngoái, chúng tôi đã thấy Power 7+ và zNext của IBM, SPARC64 X của Fujitsu và SPARC T5 của Oracle, và năm nay chúng tôi đã biết thêm chi tiết về dòng z, SPARC M6 của Oracle, cũng như những người kế thừa trong dòng sản phẩm IBM Power và Fujitsu SPARC X .

Điều hấp dẫn nhất trong số này là Power8 của IBM, sẽ có 12 lõi, mỗi lõi có khả năng chạy tới 8 luồng, với 512KB bộ đệm SRAM Cấp 2 trên mỗi lõi (tổng 6 MB) và 96 MB DRAM được chia sẻ làm bộ đệm cấp 3. Một phần, điều làm cho hệ thống trở nên khác thường là một chip bộ nhớ mới có tên là Centaur, chứa 16 MB DRAM nhúng trong bộ đệm L4 và bộ điều khiển bộ nhớ. Mỗi chip Power8 có thể kết nối với tám trong số này (với tổng số chip ngoài DRAM L4 được nhúng 96 MB). Lưu ý rằng mỗi Centaur cũng có bốn cổng DDR tốc độ cao cho tổng dung lượng bộ nhớ là 1TB mỗi ổ cắm.

Power8 sẽ là một con chip lớn ở chip 650mm ², được sản xuất trên quy trình SOI 22nm của IBM. (Bản thân điều đó rất đáng chú ý, vì IBM có thể là công ty duy nhất thương mại hóa quá trình đó.) So với thế hệ Power 7+ trước đây, được sản xuất trên quy trình SOI 32nm, Power8 nên có băng thông bộ nhớ nhiều hơn gấp đôi với tốc độ 230 GB / giây. IBM cho biết mỗi lõi nên có hiệu năng của Power7 gấp 1, 6 lần trên các ứng dụng đơn luồng và gấp đôi hiệu năng của SMT (đa luồng đối xứng).

IBM đã chuyển từ giao diện độc quyền sang hỗ trợ cho PCIe Gen 3 với Giao diện bộ xử lý đính kèm (CAPI) của riêng mình, cho phép các máy gia tốc như FPGA (mảng cổng được lập trình đầy đủ, được sử dụng để tăng tốc độ ứng dụng cụ thể) để có sự kết hợp bộ nhớ cache phần cứng đầy đủ. Và họ đã nói rằng họ sẽ cấp phép cho các lõi như là một phần của Hiệp hội Open Power được công bố gần đây.

Công ty cho biết khách hàng truyền thống của họ cho Power Systems là ngân hàng, khách hàng tài chính và nhà bán lẻ lớn, nhưng đã nói về việc làm việc để mở rộng việc sử dụng để bao gồm dữ liệu lớn và phân tích. IBM chưa công bố tính sẵn có của sản phẩm, nhưng trong buổi nói chuyện cho biết họ có "một phòng thí nghiệm với đầy đủ các hệ thống".

IBM cũng đã cung cấp thêm chi tiết về hệ thống con bộ xử lý zEC12 của mình, được xem trước vào năm ngoái là "zNext." Kiến trúc hệ thống, được thiết kế để sử dụng trong các máy tính lớn của dòng z, bao gồm tối đa sáu chip xử lý trung tâm (CP), được kết nối với bộ điều khiển hệ thống (SC), tất cả được kết hợp trên một mô-đun đa chip để tạo một nút cho hệ thống. (Mỗi hệ thống có thể có nhiều nút.) Mỗi ​​CP có sáu lõi 5, 5 GHz, mỗi lõi có bộ đệm L1 và L2 riêng và 48 MB bộ đệm eDRAM L3 được chia sẻ cho tổng số 2, 75 tỷ bóng bán dẫn trên một khuôn có kích thước 598mm ², được sản xuất trên SOI 32nm. SC có 192Mb L4 eDRAM được chia sẻ cộng với các giao diện cho sáu CP và sử dụng 3, 3 tỷ bóng bán dẫn trên một khuôn có kích thước 526mm ², cũng được sản xuất trên SOI 32nm.

Công ty cho biết con chip này được tối ưu hóa cho môi trường ảo hóa cao, khối lượng công việc hình ảnh đơn lớn và chia sẻ dữ liệu cao trên các bộ xử lý. IBM lưu ý rằng các máy tính lớn vẫn là trái tim của hầu hết các máy ATM, thẻ tín dụng và các hệ thống cửa hàng tạp hóa lớn.

Đối với các hệ thống Unix, Power thường đối đầu với Itanium của Intel, vốn không được đại diện tại triển lãm năm nay và chống lại các thiết kế dựa trên SPARC từ Oracle (dựa trên việc mua lại Sun) và Fujitsu.

Oracle đã xem trước SPARC M6 của mình, sử dụng lõi S3 giống như M5 trước đây, đây là thiết kế luồng sáu lõi / 48 với tối đa 32 ổ cắm, nhưng nên mở rộng theo thiết kế lớn hơn. M6 sẽ có 12 lõi / 96 luồng với bộ nhớ cache L3 48 MB và được thiết kế để mở rộng tới 96 ổ cắm, sử dụng chip có tên Bixby, hoạt động như một chip cầu nối để cho phép kết nối bộ nhớ tốt hơn giữa nhiều ổ cắm. (Đối với tỷ lệ "không rõ ràng", nó có thể mở rộng tối đa tám ổ cắm mà không cần tàu đặc biệt.) Chẳng hạn, hệ thống M5-32 hiện tại bao gồm 32 bộ xử lý SPARC M5 và 12 chip Bixby. M6, có 4, 27 tỷ bóng bán dẫn, cũng sẽ được sản xuất trên quy trình 28nm tương đối chuẩn.

Oracle cho biết M6 đã được điều chỉnh cho phần mềm của Oracle, bao gồm phần mềm cơ sở dữ liệu và ngăn xếp cơ sở dữ liệu, cũng như các ứng dụng và cơ sở dữ liệu trong bộ nhớ.

Fujitsu đã trình diễn SPARC64X +, sản phẩm kế thừa của SPARC64 X. Một lần nữa, điều này dường như cũng không phải là một thay đổi lớn; Giống như người tiền nhiệm của nó, nó có 16 lõi với hai luồng mỗi luồng và 24 MB bộ nhớ cache cấp 2 được chia sẻ và có khoảng ba tỷ bóng bán dẫn trên một khuôn có kích thước khoảng 600mm ² . Nhưng nó cung cấp hiệu năng cao hơn, lên tới 3, 5 GHz và hiệu năng cao nhất cao hơn nhiều, với Fujitsu tuyên bố có công suất 450 gigaflop và 102GBps thông lượng bộ nhớ. Nó mở rộng tới 64 ổ cắm, sử dụng các khối xây dựng gồm bốn CPU và hai chip thanh ngang (mà nó gọi là XBs). Mỗi ổ cắm có thể hỗ trợ lên đến 1TB DRAM. Một thay đổi lớn là các kết nối giữa các chip giờ nhanh hơn nhiều.

Fujitsu cũng gọi ra những gì nó mô tả là động cơ "phần mềm trên chip" được thiết kế để tăng tốc các ứng dụng cụ thể bao gồm mã hóa, thư viện số thập phân và xử lý cơ sở dữ liệu.

Cả Fujitsu và Sun đều nói về những năm kinh nghiệm họ có trong việc thiết kế chip SPARC và cam kết sẽ cải tiến hơn nữa.

Tất cả các bộ xử lý này đều nhắm đến các lát tương đối nhỏ của thị trường máy chủ. Nhưng hãy nghĩ về công nghệ cơ bản: hỗ trợ 64 hoặc 96 ổ cắm, với bộ nhớ terabyte trên mỗi ổ cắm, với những thứ như DRAM nhúng, kết nối nhanh hơn và kết nối tốt hơn. Tất cả đều khá tuyệt vời và vô cùng mạnh mẽ.