Làm chip vượt quá 14nm

Một trong những điều quan trọng tại Hội nghị Mạch Quốc tế (ISSCC) tuần này là một cuộc thảo luận về cách ngành công nghiệp sẽ tạo ra các bộ xử lý ở mức 10nm trở xuống và liệu việc đó có hiệu quả về mặt chi phí hay không.

Người đồng cấp cao cấp của Intel Mark Bohr đã có một bài nói chuyện được đề cập nhiều trên một bảng điều khiển nơi ông nhắc lại niềm tin của Intel rằng Định luật Moore - khái niệm rằng mật độ chip có thể tăng gấp đôi trong mỗi thế hệ tiếp theo - vẫn đang tiếp tục. Như Intel đã nói trước đây, Bohr cho biết ông tin rằng họ có thể sản xuất chip ở mức 10nm và thậm chí 7nm bằng cách sử dụng các công cụ in thạch bản hiện có, mặc dù chắc chắn họ sẽ có các công cụ in khắc cực tím (EUV) sẵn sàng cho 7nm.

Quan điểm lớn của ông là việc tiếp tục mở rộng quy mô luôn đòi hỏi những cải tiến mới trong quy trình và thiết kế (như giới thiệu kết nối đồng, silicon căng, cổng kim loại K / cao và công nghệ FinFET), và cần phải đổi mới hơn nữa để tiếp tục chia tỷ lệ thành 10 và 7nm trở xuống. Nhưng ông không đưa ra bất kỳ chi tiết mới nào về những thay đổi trong quy trình, vật liệu hoặc cấu trúc mà Intel sẽ sử dụng trên các nút mới.

Trái ngược với một số báo cáo được công bố, Bohr đã không thực sự xác nhận rằng Intel sẽ vận chuyển các bộ phận 10nm vào năm 2016. (Cho rằng Intel đã xuất xưởng chip 14nm đầu tiên vào cuối năm 2014, vận chuyển 10nm vào năm tới sẽ phù hợp với quy trình hai năm điển hình của quá trình khi tôi hỏi Giám đốc điều hành Intel Brian Krzanich, liệu nhịp hai năm sẽ tiếp tục, ông nói rằng Intel tin rằng nó có thể.) Quá trình 14nm của Intel lan truyền chậm hơn dự kiến, và trong khi Bohr nói rằng dòng thử nghiệm 10nm của họ đang cho thấy sự cải thiện 50% trong thông lượng so với 14nm ở cùng một điểm trong tiến trình của nó, công ty không muốn thực hiện một cam kết chắc chắn.

Bohr rõ ràng rằng ông hy vọng rằng không chỉ quy mô chip sẽ tiếp tục, mà trong khi chi phí sản xuất mỗi wafer sẽ tiếp tục tăng, mật độ bóng bán dẫn tăng sẽ đủ để chi phí sản xuất trên mỗi bóng bán dẫn của Intel sẽ tiếp tục giảm đủ để làm cho nó đáng để tiếp tục nhân rộng. Anh ấy đã nói điều này trước đây, nhưng nó tương phản với một số công ty khác đã hoài nghi hơn.

Ông chỉ ra rằng lịch sử thiết kế chip bao gồm ngày càng tích hợp, với các thiết kế Hệ thống trên Chip (SoC) hiện đại tích hợp những thứ như các mức công suất khác nhau, các thành phần tương tự và hệ thống đầu vào-đầu ra điện áp cao. Tương lai có thể tự cho vay các chip 2, 5D (trong đó các khuôn riêng biệt được kết nối thông qua một bus nội bộ trên gói) hoặc thậm chí là các chip 3D (trong đó vias-silicon hoặc TSV kết nối nhiều khuôn chip.) Ông cho biết các hệ thống như vậy sẽ tốt cho hệ thống hội nhập, nhưng nghèo với chi phí thấp.

Bohr cho biết chip 3D với TSV không thực sự hoạt động đối với CPU hiệu suất cao vì bạn không thể có đủ mật độ TSV hoặc xử lý các vấn đề về nhiệt và ngay cả trên SoC di động, nơi khả thi về mặt kỹ thuật hơn, nó vẫn không khả thi về mặt kỹ thuật. thực sự đã được sử dụng bởi vì nó thêm quá nhiều chi phí.

Các nhà cung cấp khác có quan điểm khác nhau, như bạn có thể mong đợi.

Kinam Kim, chủ tịch của Samsung Electronics chỉ ra rằng mật độ - số lượng bóng bán dẫn trên mỗi khu vực chip - đã tiếp tục tăng.

Nhưng ông cũng chỉ ra rằng chúng ta đang tiến đến giới hạn lý thuyết ở mức 1, 5nm, và với EUV kết hợp với in mẫu gấp bốn, về mặt lý thuyết có thể đạt tới 3, 25nm. Nhưng ông hy vọng rằng để đạt được điều đó, ngành công nghiệp sẽ cần các công cụ, cấu trúc và vật liệu mới.

Chẳng hạn, ông đề nghị Samsung có thể chuyển sản xuất logic của mình từ FinFET (mà Intel đã bắt đầu sản xuất vài năm trước và Samsung mới bắt đầu giao hàng) sang các địa chỉ liên lạc xung quanh và Nanowire khoảng 7nm, sau đó là FET đường hầm. Tại thời điểm đó, công ty đang xem xét các vật liệu mới là tốt. Ông lưu ý rằng công nghệ DRAM và NAND đã bao gồm nhiều tính năng mới, bao gồm cả sản xuất 3D.

Mặc dù nhà sản xuất đúc hàng đầu TSMC đã không trình bày về công nghệ cụ thể, nhưng công ty cũng đang nghiên cứu các vật liệu và cấu trúc mới vì nó sẵn sàng phát triển sản xuất 16nm trong năm nay và các nút trong tương lai.

Tôi đặc biệt quan tâm đến một cái nhìn hơi khác về nơi mà ngành công nghiệp này được đưa ra bởi Sehat Sutardja, CEO của Marvell Technology Group.

Ông phàn nàn rằng chi phí tạo ra một "mặt nạ" (khuôn mẫu để tạo ra một con chip) nhiều hơn gấp đôi mỗi thế hệ và với mức giá hiện tại, nó có thể lên tới 10 triệu đô la vào năm 2018. Do chi phí của mặt nạ này và R & D, ông nói, việc tạo ra một SoC trên công nghệ FinFET hiện tại chỉ có ý nghĩa nếu tổng khối lượng trọn đời của chip sẽ rất lớn - 25 triệu đơn vị trở lên. Tuy nhiên, thị trường rất phân mảnh, hầu hết các công ty khó có thể có một khối lượng đủ lớn.

Sutardja nói rằng các SoC di động hiện tại có "tích hợp quá nhiều cho lợi ích của chúng ta", lưu ý có bao nhiêu tính năng được tích hợp vào chip di động (như Southbridge cho kết nối I / O, tùy chọn kết nối cho Wi-Fi và Bluetooth, và modem) vẫn chưa được tích hợp vào bộ xử lý máy tính để bàn và máy tính xách tay.

Thay vào đó, ông đề xuất ngành công nghiệp chuyển sang cái mà ông gọi là MoChi (cho Modular Chip), sẽ liên quan đến một khái niệm giống như Lego về việc cắm các thành phần riêng lẻ vào một "SoC ảo". Điều này, theo ông, sẽ cho phép tách chức năng tính toán và không tính toán, với các chức năng CPU và GPU được sản xuất trên các nút tiên tiến nhất và các chức năng khác ở các nút khác nhau, ít tốn kém hơn. Các thành phần này sẽ được kết nối thông qua một kết nối sẽ là một phần mở rộng của bus AXI. Đó là một ý tưởng thú vị, đặc biệt đối với các nhà cung cấp nhỏ hơn, mặc dù nhiều công ty có thể sẽ cần phải tham gia để biến điều này thành một tiêu chuẩn khả thi.

Đến với các chip mới hơn và tốt hơn chưa bao giờ là dễ dàng, nhưng dường như khó hơn bây giờ và chắc chắn là đắt hơn. Kết quả có thể là ít đối thủ cạnh tranh hơn và thời gian dài hơn giữa các nút, nhưng dường như quy mô chip sẽ tiếp tục.